時序之同組同層設計
發布時間：2019-12-30 16:25:47點擊量：
對于時序中的同一組走線，一般需要同組同層設計，特別是速度較高總線結構。
同組同層要求及優勢：
1) 所有走線必須在同一層同等走線(同一層的長度接近)，繞線在同一層，不存在不同層繞線的情況，如表層。
2) 同一組走線走在一起，不允許其它網絡穿插。
3) 同組同層走線保證了整個走線環境的一致性，即同一時序中的每一根線受到的溫度、干擾、介質變動的影響都是一致的，最終到達接收端的時間延時更加一致。
4) 如果在其它層繞線，將會打亂整個走線環境的一致性。例如其中的兩根線在表層繞線，其它走線在內層繞線，由于表層走線每1000mil 要比內層快100mil，所以在表層繞1000mil 走線和內層等長的情況下，實際比內層短路100mil 電氣延時。表層和內層走線等長實際要按1.1:1換算。
5) 同層走線可以避免過孔長度不一致引入的時序誤差。
6) 不穿插走線可以減小串擾帶來的影響。
7) 目前我們要去同組走線的常見信號：DDR1/2/3 Data-DQS總線。對于PCI, SDRAM, DDR1/2/3 Address/Command/Control信號線，以及高速SERDES信號并不要求同組同層(如果能做到更好)。其它速度較高的總線也有此要求，視情況而定。
